深圳先進院提出新型高效加法器和乘法器設計方案
近日,中國科學院深圳先進技術研究院醫(yī)工所黃明強博士團隊與新加坡南洋理工大學合作,在新興計算領域知名期刊IEEE Transactions on Emerging Topics in Computing上發(fā)表了題為Efficient Ternary Logic Circuits Optimized by Ternary Arithmetic Algorithms的研究。該研究針對高能效計算基礎問題,提出一種基于多狀態(tài)編碼的新型計算電路設計方案,為大算力、低功耗、高密度計算提供了一條全新的研究思路。本研究中,深圳先進院訪問學生趙廣超、深圳先進院已畢業(yè)碩士生曾志威為共同第一作者,黃明強博士為通信作者,中國科學院深圳先進技術研究院為通訊單位。
在現(xiàn)代電子計算機系統(tǒng)中,任何復雜的計算任務最終都可以被分解為一系列的加法和乘法操作,因此基礎加法器和乘法器的性能和效率對整個計算系統(tǒng)的性能至關重要。
近年來,三值計算和三值邏輯電路因其比二進制硬件系統(tǒng)更高的信息密度而受到廣泛關注。在這項工作中,我們提出了基于算法優(yōu)化的高效的三值邏輯計算電路,包括三值邏輯加法器和乘法器等。本研究創(chuàng)新性地通過利用三值算術算法來優(yōu)化電路設計,進而實現(xiàn)了比以往研究更優(yōu)秀的設計效果。例如,我們設計了三值增量循環(huán)門(TIC)和三值遞減循環(huán)門(TDC)。以TIC為例,當輸入為0時,其輸出為1;當輸入1時,其輸出為2;當輸入為2時,其輸出為0。這樣的算法操作與加法的計算過程十分契合,因此可以引入到加法器電路種。我們利用多閾值晶體管作為基本單元,通過不同閾值的組合,實現(xiàn)了三值化的邏輯狀態(tài)。隨后我們設計了可穩(wěn)定工作、且靜態(tài)工作電流極低的TIC和TDC邏輯門。最終,我們結合現(xiàn)有多值邏輯電路的解碼碼-計算-編碼的設計思路,實現(xiàn)了高效的加法器設計。
此外,三值邏輯中擁有大量的狀態(tài)冗余,我們利用等價變換的方法可以實現(xiàn)對三值布爾真值表的優(yōu)化與簡化,進而能降低電路的復雜度。通過以上方案,我們設計的加法器和乘法器相較于以往的方案,晶體管使用數(shù)量、功率延遲積(PDP)都得到了顯著改善,在0.5 GHz下實現(xiàn)具有11 aJ PDP的非平衡三值全加法器僅涉及93個晶體管,這兩者都是迄今為止報道的文章中最低的。
最后,我們利用工業(yè)級180nm的硅晶體管工藝庫對上述方案做了驗證。實驗顯示,采用現(xiàn)有的硅器件工藝,利用多閾值器件的組合,也能完整實現(xiàn)上述三值化邏輯計算的功能。也即三值化邏輯電路可以利用硅工藝進行規(guī)?;慨a,為其實際應用奠定了基礎。
圖1:本論文提出的新型加法器結構和性能對照表
圖2:多值邏輯計算方案在硅基180nm工藝下的仿真驗證結果
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